一种精确的锁相环IP模块行为级建模 - 嵌入式系统论坛

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发表于 2008-6-11 14:16 资料短消息加为好友

一种精确的锁相环IP模块行为级建模

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随着SOC时代的到来，无论是芯片的复杂度还是规模都给集成电路设计者带来了巨大的挑战，而更大的困难却在于他们如何能够快速、精确地将各个IP应用到自己的设计当中。而正是由于各种IP、模块的大量应用，对设计中所需的IP、模块进行仿真、验证并能快速地将各个模块整合在一起，关键在于：SOC不仅包含大规模的数字模块、而且包含同样至关重要的模拟IP，数字模块可以通过硬件描述语言Verilog或VHDL来进行行为描述，而模拟IP如若仍沿用晶体管级的仿真策略，就会成为整个SOC的仿真、验证的瓶颈。
本文结合了TOP－DOWN以及DOWN－TOP的设计思路[1]，并以100MHz锁相环（PLL）为参考设计，基于模拟电路描述语言Verilog－A[2]，对组成该款电荷泵锁相环的各个模块进行了分析，并分别抽取出对模块、和PLL整体性能有影响的关键参数，将其加入到行为级模型中，从而建立了精确的PLL各模块和PLL系统的行为级模型。通过采用混合仿真、设计的方法，不仅可以在设计初期能对系统各个模块进行较为理想的行为级建模，从而建立系统级的理想模型，而且还可以在设计过程中根据晶体管级仿真的结果，随时对各个模块的行为级模型中关键参数进行修正，从而保证了所建立的模型能够精确地表征晶体管级电路的行为，文章对行为级和晶体管级两种方式建立的PLL进行了仿真和对比。
2 非理想模型的建立
如图1所示，锁相环（PLL）包括鉴频鉴相器（PFD）、电荷泵（CP）、低通滤波器（LP）、压控振荡器（VCO）以及分频器（DIVIDER）模块，其基本工作原理见文献[3]，[4]。鉴频鉴相器（PFD）检测Fref与FB的位相差，产生UP和DN脉冲信号，控制电荷泵（CP）对滤波器（LP）进行充、放电，其充、放电时间正比于UP和DN信号的脉冲宽度，滤波器输出V[url=http://www.chinaicmart.com/series-CTR/CTRL.html]CTRL[/url]为压控振荡器输出信号FVCO频率的控制电压，FVCO经分频器（DIV）N分频后作为PFD的一个输入信号FB。
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2.1 鉴频鉴相器（PFD）

如图2所示，作为数字单元的PFD模块，其工作过程主要是在四种状态之间进行转换，{UP＝0，DN＝0}，{UP＝1，DN＝0}，
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{UP＝1，DN＝1}，{UP＝0，DN＝1}，其中UP和DN均为“1”的状态为暂态，其维持时间取决于PFD的复位延迟单元的延时，延迟时间对于消除死区至关重要[5]，所以模型中需要包含复位延迟的参数（t_rd）。另外信号UP，DN的上升，延迟、下降时间的不匹配也会引起PLL锁定状态下的抖动，故而模型中需要考虑在内。通过以上分析，所建立的非理想PFD行为级模型如下（由于篇幅关系，以下各模块的行为模型仅给出主要部分，“＃”代表该部分省略，“＊＊”代表可调整参数）：
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2.2 电荷泵（CP）、滤波器（LP）
电荷泵、滤波器结构如图3所示，电荷泵中，信号UP为高时，电流源以Isource为滤波器（LP）充电，信号DN为高时，电流源以Isink对滤波器（LP）放电，理想情况是：Isource＝Isink，而且其值为定值：S1，S2的开启阈值Vth1＝Vth2。而实际情况则是：不仅电流源Isource和Isink之间存在不匹配，而且Isource、Isink还受到V[url=http://www.chinaicmart.com/series-CTR/CTRL.html]CTRL[/url]大小的影响，另外S1、S2的开启阈值Vth1＝Vth2也不会精确成立。

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